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Chapter 1: ML505/ML506/ML507 Evaluation Platform
FPGA. The programmable clock generator provides the following factory default single-
ended outputs:
R
?
?
?
?
?
25 MHz to the Ethernet PHY (U16)
14 MHz to the audio codec (U22)
27 MHz to the USB Controller (U23)
33 MHz to the Xilinx System ACE CF (U2)
33 MHz, 27 MHz, and a differential 200 MHz clock to the Xilinx FPGA
If users change the factory default configuration of the clock generator chip, the related
reference design material might not work as designed. Instructions for returning the
IDT5V9885 to the factory default configuration are provided in Appendix B,
“Programming the IDT Clock Chip.”
Table 1-4:
Oscillator Socket Connections
Reference
Designator
X1
U8
U8
U8
U8
Clock Name
USER_CLK
CLK_33MHZ_FPGA
CLK_27MHZ_FPGA
CLK_FPGA_P
CLK_FPGA_N
FPGA Pin
AH15
AH17
AG18
L19
K19
Description
100 MHz single-ended
33 MHz single-ended
27 MHz single-ended
200 MHz differential pair (pos)
200 MHz differential pair (neg)
5. LCD Brightness and Contrast Adjustment
Turning potentiometer R87 adjusts the image contrast of the character LCD. The
potentiometer should be turned with a screwdriver.
6. GPIO DIP Switches (Active-High)
Eight general-purpose (active-High) DIP switches are connected to the user I/O pins of the
FPGA. Table 1-5 summarizes these connections.
Table 1-5:
DIP Switch Connections (SW8)
SW4
GPIO_DIP_SW1
GPIO_DIP_SW2
GPIO_DIP_SW3
GPIO_DIP_SW4
GPIO_DIP_SW5
GPIO_DIP_SW6
GPIO_DIP_SW7
GPIO_DIP_SW8
FPGA Pin
U25
AG27
AF25
AF26
AE27
AE26
AC25
AC24
20
www.xilinx.com
ML505/ML506/ML507 Evaluation Platform
UG347 (v3.1.2) May 16, 2011
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IAC24A INPUT MODULE AC 5MA 24VDC
IAC5EQ INPUT MODULE AC 10MA 5VDC
IB8RM SURGE SUPP 8OUT 12'CORD W/REMOTE
IBAR12-20T SURGE SUPPRSSR 20A 12OUT RACKMNT
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